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    公开号:WO1989006048A1
    申请号:PCT/DE1988/000651
    申请日:1988-10-24
    公开日:1989-06-29
    发明作者:Werner Reczek；Wolfgang Pribyl
    申请人:Siemens Aktiengesellschaft；
    IPC主号:H01L27-00
    专利说明:
    [0001] Integrierte Schaltung mit "Latch-Up"-Schutzschaltung in komplementärer MOS-Schaltungstechnik
    [0002] Die Er findung bezieht sich auf eine integrierte Schaltung mit "Latch-Up"-Schutzschaltung in komplementärer MOS-Schaltungstechnik nach dem Oberbegriff des Patentanspruchs 1.
    [0003] Bei integrierten Schaltungen dieser Art in komplementärer MOS-Technologie treten parasitäre pnpn-Pfade zwischen der Versorgungsspannung und der Masse auf, die einem Thyristor ähnlich sind. Diese parasitäre Vierschichtstruktur kann durch Störungen, beispielsweise durch Stromimpulse oder durch Überoder Unterschwinger der angelegten Versorgungsspannung an den Halbleiterschichten gezündet werden. Der Übergang vom Normalzustand in einen hochleitendeπ Zustand, d.h. das Zünden dieser Vierschichtstruktur, wird als "Latch-Up" bezeichnet.
    [0004] Zum Verständnis des "Latch-Up"-Effekts kann man davon ausgehen, daß zwischen einem Anschluß eines in einer wannenförmigen Halbleiterzone liegenden Feldeffekttransistors des ersten Kanaltyps und einem Anschluß eines außerhalb dieser Zone auf dem Halbleitersubstrat plazierten Feldeffekttransistors des zweiten Kanaltyps im allgemeinen vier aufeinanderfolgende Halbleiterschichten alternierender Leitfähigkeitstypen vorhanden sind, wobei das eine Anschlußgebiet des erstgenannten Transistors die erste Halbleiterschicht, die wannenförmigen Halbleiterzone die zweite, das Halbleitersubstrat die dritte und das eine Anschlußgebiet des letzten Transistors die vierte Halbleiterschicht bilden. Aufgrund dieses Aufbaus ergeben sich ein parasitärer bipolarer pnp- und ein npn-Transistor. Der Kollektor des pnp-Bipolartransistors entspricht der Basis des npn-Bipolartransistors und die Basis des pnp-Bipolartransistors dem Kollektor des npn-Bipolartransistors. Diese Struktur bildet eine Vierschichtdiode der Schichtenfolge pnpn wie bei einem Thyristor. Bei einer positiven Vorspannung des Halbleitersub-Nh 1 Sti/16.12.1987 strats kann der pn-Übergang zwischen der dritten und vierten Halbleiterschicht soweit in Durchlaßrichtung vorgespannt werden, daß zwischen den genannten Transistoranschlüssen ein Strompfad entsteht, der auf eine parasitäre Thyristorwirkung innerhalb dieser Vierschichtstruktur zurückzuführen ist. Der Strompfad bleibt dann auch nach einem Abbau der positiven Substratvorspannung bestehen und kann die integrierte Schaltung thermisch überlasten.
    [0005] Der "Latch-Up"-Effekt ist in dem Fachbuch Halbleiterelektronik 14, H.Weiß, K.Horninger "Integrierte MOS-Schaltungen" auf den Seiten 109-112 beschrieben. Bild 3.6. auf Seite 109 zeigt hierfür ein komplementäres Transistorpaar in Massivsilizium, wobei in Bild 3.7c zusätzlich die parasitären, lateralen und vertikalen Bipolartransistoren aufgezeichnet sind, welche für d^n "Latch-Up"-Effekt von entscheidender Bedeutung sind.
    [0006] Bisher wurde versucht, das "Latch-up"-Problem der besonders von diesem Effekt betroffenen Bereiche in einer integrierten Schaltung, wie beispielsweise Datenausgänge und Ausgangsstufen, auf drei verschiedenen Lösungswegen zu verringern. Zum einen wurde versucht, bei CMOS-Ausgangsstufen das Potential der wannenförmigen Halbleiterzone zu "boosten", dies bedeutet, das Potential der wannenförmigen Halbleiterzone, die beispielsweise n-dotiert ist, wird über die Versorgungsspannung VDD angehoben. Bei dieser ersten Lösungsmöglichkeit wird die wannenförmige Halbleiterzone also mit einem festen Potential verbunden, welches ein zusätzlicher Wannenvorspannungsgenerator liefern muß oder extern durch einen zusätzlichen Anschluß angelegt wird. Die zweite Lösungsmöglichkeit sieht die Verwendung von reinen NMOS-Ausgangsstufen vor, wobei ein zusätzlicher Wannenvorspannungsgenerator wie in der ersten Lösungsmöglichkeit nicht erforderlich ist. Hierbei wird mit Hilfe einer Substratvorspannung am Halbleitersubstrat versucht, die Möglichkeit eines "Latch-up" während des Betriebs der integrierten Schaltung auszuschließen. Eine dritte Lösungsmöglichkeit ergibt sich durch die Verwendung einer "floatenden" wannenförmigen Halbleiterzone, wie sie in der Veröffentlichung von H.P. Zappe et al. "Floating well CMOS and Latch-Up", IEDM 85, S. 517-520 vom 9.12.85 beschrieben ist. Die wannenförmige Halbleiterzone ist in diesem Fall nur über die parasitären Source-Drain-pn-Übergänge des in der wannenförmigen Halbl e iterzone liegenden MOS-Transistors mit der "Außenwelt" verbunden, wodurch kein Basisstrom durch den parasitären vertikalen Bipolartransistors fließen kann.
    [0007] Die zuletzt genannte Lösungsmöglichkeit bedingt den Nachteil, daß sich die MOS-Transistorparameter verschlechtern, die Leckstrome über die wannenförmige Halbleiterzone erhöhen und sich die Haltespannung des parasitären pnpn-Übergangs verringert. Durch die Verwendung von reinen NMOS-Ausgangsstufeπ ergeben sich unbefriedigende Schaltungseigenschaften, z.B. in der Schaltgeschwindigkeit, sowie Pegelprobleme im High-Zustand des Ausgangssignals. Letztere können zwar durch "Boosten" des Ausgangssignals umgangen werden, was jedoch wiederum zusätzlichen Aufwand und erhöhten Platzbedarf erfordert. Gegen die erste Lösungsmöglichkeit mit Hilfe eines Wannenvorspannungsgenerators die Möglichkei t eines "Latch-Ups" zu verringern, spricht die zusätzlich notwendige Verdrahtung sowie ein zusätzlicher Flächenbedarf für diesen Generator.
    [0008] Der Erfindung liegt die Aufgabe zugrunde, eine Schaltung der eingangs genannten Art anzugeben, bei der das Auftreten von "Latch-Up"-Effekten weitgehend vermieden wird. Das wird erfindungsgemäß durch eine Ausbildung der Schaltung nach dem kennzeichnenden Teil des Patentanspruchs 1 erreicht.
    [0009] Die Patentansprüche 2 bis 7 sind auf bevorzugte Ausgestaltungen und Weiterbildungen der Erfindung gerichtet.
    [0010] Der mit der Erfindung erzielbare Vorteil liegt insbesondere darin, daß durch die erfinderische Schaltung die Schaltungseigenschaften der MOS-Transistoren nicht beeinflußt werden und die erfinderische Schaltung sowohl für wannenförmige Halbleiterzonen mit einem festen Potential als auch für wannenförmige Halbleiterzonen mit variablem Potential geeignet ist. Weiterhin ist der Platzbedarf für die erfinderische Schaltung sehr gering, da hierfür nur ein zusätzliches Schaltungselemeπt benötigt wird.
    [0011] Zwei Ausführungsbeispiele der Erfindung sowie eine Realisierungsmöglichkeit sind in den Zeichnungen in der Figur 2, 4 und 5 dargestellt und werden im folgenden näher beschrieben. Es zeigt:
    [0012] Figur 1 ein Ersatzschaltbild einer Ausgangsstufe mit Bypaßtransistor,
    [0013] Figur 2 einen Querschnitt durch eine CMOS-Ausgangsstufe mit CMOS-Ausgangstransistoren, bei der die wannenförmige Halbleiterzone mit einem festen Potential verbunden ist,
    [0014] Figur 3 ein Ersatzschaltbild durch einen als Diode oder Lastelement beschalteten p-Kanal-MOS-Transistor mit Bypaßtransistor,
    [0015] Figur 4 einen Querschnitt durch einen als Diode oder Lastelement beschalteten p-Kanal-MOS-Transistor mit Bypaßtransistor, bei der die wannenförmige Halbleiterzone nicht mit einem festen Potential verbunden ist,
    [0016] Figur 5 eine Realisierung eines als Diode oder Lastelement beschalteten p-Kanal-MOS-Transistors mit Bypaßtransistor nach der in Figur 3 und Figur 4 angegebenen Schaltung.
    [0017] Figur 1 zeigt das Ersatzschaltbild einer CMOS-Ausgangsstufe mit einem Bypaßtransistor BT. Eine vorhandene Klemme KL ist hierbei mit der Versorguπgsspannung VDD beschaltet. Die CMOS-Ausgangsstufe enthält zwei in Serie geschaltete komplementäre Feldeffekttransistoren T1 und T2, wobei der p-Kanal-Feldeffekttran- sistor T1 mit seinem Source- und Substratanschluß an die Versorgungsspannung VDD gelegt ist und der n-Kanal-Feldeffekttransistor T2 mit seinem Sourceanschluß mit der Masse VSS verschaltet ist. Die Gateanschlüsse G1, G2 des p-Kanal-Feldeffekt transistors Tl und des n-Kanalfeldεffekttransistors T2 bilden gemeinsam den Eingang IN der CMOS-Ausgangsstufe, während die Drainanschlüsse des p-Kanal-Feldeffekttraπsistors Tl und des n-Kanal-Feldeffekttransistors T2 mit dem Ausgang OUT verbunden sind. Der Substratanschluß des n-Kanal-Feldeffekttransistors T2 kann wahlweise auf eine Substratvorspannung oder mit der Masse VDD/VSS aπ9escnlossen werden.
    [0018] Der erfiπdungswesentliche Teil der CMOS-Ausgangsstufe betrifft den Einbau des Bypaßtransistors BT, der positive Überspannungen von dem Ausgang OUT auf die Versorgungsspanπung VnD weiterleitet. Hierfür ist der Source-, Substrat- und Gateanschluß des p-Kanal-Bypaßtransistors BT mit der Versorgungsspannung VDD und der Drainanschluß ist mit dem Ausgang OUT verbunden. Im Normalbetrieb, wenn keine Überspannungen auftreten, sperrt der Bypaßtransistors BT. Wenn positive Überspannungen am Ausgang OUT anliegen, die größer sind als die Summe aus der Versor- gungsspaπnuπg VnD und der Durchflußspannung des Bypaßtransistors wird der Bypaßtransistor BT leitend und die positive Überspannung am Ausgang OUT wird abgebaut. Der Bypaßtransistor BT saugt dabei zusätzlich Ladungsträger ab und erhöht dadurch den zum Auftreten von "Latch-Up" notwendigen Triggerstrom in den parasitären Bipolartransistoren.
    [0019] Einen Querschnitt zu der in Figur 1 dargestellten CMOS-Ausgangsstufe ist in der Figur 2 wiedergegeben. Innerhalb eines
    [0020] Halbleitersubstrats Ps„u,,b aus dotiertem Halbleitermaterial,' z.B. aus p-leitendem Silizium, ist eine n-leitende wannenförmige Halbleiterzone Nω eingefügt, die sich bis zur Grenzfläche PG hin erstreckt. Außerhalb der wannenförmig 3en Halbleiterzone N,w, sind in dem Halbleitersubstrat n+-dotierte Halbleitergebiete Nl, N2 eingefügt, die das Source- und Draingebiet eines n- Kanal-Feldeffekttransistors T2 bilden, während innerhalb der wannenförmigen Halbleiterzone Nω drei p+-dotierte Halbleiter- gebiete Pl, P2 und P3 vorhanden sind, die die Source- und Drainbereiche des p-Kanal-Feldeffekttransistors Tl und des p-Kanal-Bypaßtransistors BT darstellen. Das p+-dotierte Halbleitergebiet Pl wird für den Sourceanschluß des p-Kanal-Feld- p.ffekttransistors Pl und das p+-dotierte Halbleitergebiet P3 .' ür den Sourceanschluß des p-Kanal-Bypaßtransistors BT genutzt, d s p+-dotierte Halbleitergebiet P2 bildet den gemeinsamen Drainanschluß des p-Kanal-Feldeffekttransistors Tl und des p-Kanal-Bypaßtransistors BT. Im angegebenen Beispiel der Figur
    [0021] 2 sind die Feldeffekttransistoren Tl und T2 als eine CMOS-Ausgangsstufe aufgebaut, wobei das n+-dotiεrte Halbleitergεbiet Nl als Sourceanschluß dεs n-Kanal-Fεldeffekttransistors T2 mit der Masse Vςs verschaltet ist und das n"^-dotierte Halbleitergεbiεt N2 als Drainanschluß des n-Kanal-Fεldeffεkttransistors T2 den Ausgang OUT der CMOS-Ausgangsstufe bildεt. Das p+-dotierte Halbleitergebiεt P2 ist ebenfalls an den Ausgang OUT gelegt, während das p+-dotierte Halbleitεrgebiet Pl als Sourceanschluß dessεlbεn Feldeffekttransistors mit der Versorgungsspannung VnD verschaltεt ist. Ein Eingangssignal für die CMOS-Ausgangsstufe wird über dεn Eingang IN auf ein erstes und zweites Gategebiet Gl und G2 des ersten bzw. zweiten Feldeffekttransistors Tl, T2 weitergeleitet , während ein Ausgangssignal am Ausgang OUT abg 3reifbar ist. Das pr+-dotiertε Halbleitersubstrat Ps^,u.b ist,' wie in Figur 2 eingεzeichnet , übεr εin zusätzlich p+-dotiεrtes Halbleitergebiet P4 mit der Massε odεr mit εinεr Substratvorspannung Vςς Vno vεrbunden, während die n-leitende wannenför- migε Halbleiterzone N über ein n+-dotiertεs Halblεitergebiεt N3 mit dεr Vεrsorgungsspannung V D beschaltet ist.
    [0022] Den erfindungswesentlichεn Teil der CMOS-Ausgangsstufε stellt der Einbau dεs p-Kanal-Bypaßtransistors BT zwischen dem Ausgang OUT und der Versorgungsspannung VnD dar. Hiεrzu ist dεr Drain- aπschluß dεs Bypaßtransistors, der durch das p+-dotiertε Halb- lεitεrgebiet P2 gεbildεt wird, mit dεm Ausgang OUT und dεr Sourcεanschluß, rεalisiεrt durch das p+-dotierte Halblεitergebiεt P3 , und dεr Gateanschluß GB gemεinsam mit dεr Vεrsorgungsspannung VDD vεrschaltet. Man erkennt, daß der Bypaßtransistor BT auf relativ einfachε Wεisε durch εinε zusätzlichε p+-Diffu- sion für das p+-dotiεrtεn Halblεitεrgεbiεt P3 und durch ein zusätzliches MOS-Gate GB realisiert werden kann. Der Drainanschluß dεs Bypaßtransistors BT stellt das p+-dotiertε Halbleitergebiet P2 dar, welchεs εbεnfalls als Draiπanschluß für dεn p-Kanal-Fεldεffεkttransistor Tl genutzt wird. Die Gefahr eines "Latch-Up"-Effekts ist in Figur 2 durch die pnpn-Struktur zwischen dem n+-leitenden Halbleitergebiet N1, dem p-dotierten Halbleitersubstrat Psub, der n-leitenden wannenförmigen Halbleiterzone N und dem p+-dotiertεn Halbleitergebiet P2 immer dann gegeben, wenn einer der pn-Übergänge in Durchlaßrichtung gepolt wird. In diesem Falle kann die pnpn-Struktur, die einer Vierschichtdiode ähnelt, wie bei einem Thyristor gezündet werden. Es fließt dann ein so hoher Strom über die pn-Übergänge, daß entweder die Übergänge oder die Zuleitungen durchschmelzen, was zu eiπεr Zerstörung dεr CMOS-Ausgangsstufe führen kann. Durch den Einbau des zusätzlichen p-Kanal-Bypaßtransistor BT werden positive Überspannung, die am Ausgang OUT auftreten, und am p+-dotiertεn Halbleitergebiεt P2 anliegen, immer dann über den p -Kanal -Bypaßtransis tor BT zur Versorgungsspannung VDD abgeführt, wenn die Größe der Überspannung die Summe aus der Versorgungsspannung VDD und der Durchlaßspannung dεs Bypaßtransistors übεrstεigt. Der Bypaßtransistor BT saugt, wie in Figur 1 bereits erwähnt, diε zusätzlichen Ladungsträger ab und erhöht hiermit den zum Auftreten von "Latch-Up"-Effekten notwendigen Triggerstrom. Wichtig dabei ist, daß der Bypaßtransistor BT eine Durchlaßspannung besitzt, die geringer ist als die Durchlaßspannung der pn-Übergänge des p-Kanal-Feldeffekttransistors T1.
    [0023] Zur Verringerung der "Latch-Up"-Gefährdung ist der Bypaßtransistor BT besonders dann geeignet, wenn die n-leitende wannenförmige Halbleiterzone N,, einεs als Lastεlement odεr als Diode geschalteten p-Kanal-MOS-Transistors nicht auf einem ersten Potential, beispielsweise auf der Versorgungsspannung VDD, sondern aus schaltungstechnischen Gründen auf variablem Potential liegt. Figur 3 zeigt ein Ersatzschaltbild eines derart beschalteten MOS-Transistors T1. Dem zwischen den Klemmen A und B geschalteten p-Kanal-Feldeffekttransistor T1 ist nach Figur 3 ein p-Kanal-Bypaßtransistor BT parallel geschaltet. Hierzu ist ein erster Anschluß sowie der Substratanschluß des p-Kanal-Feldeffekttransistors T1 und das Gategebiet und ein erster Anschluß des p-Kanal-Bypaßtransistors BT sowie sein Substratanschluß mit der Klemme A und ein zweiter Anschluß und der Gateanschluß dεs p-Kanal-Feldeffekttransistors T1 und ein zweiter fnschluß des Bypaßtransistors BT mit der Klemme B verbunden. Im Normalbetrieb liegt die Klemme A auf einem positiven und die Klemme B auf einem negativen Potential. Hierbei kann ein parasitärer vertikaler Bipolartransistor nicht aktiviert werden und zu einem "Latch-Up" führen. Erhält bei Störungen oder beim Schalten von übrigen Schaltungselementen der integrierten Schaltung die Klemme B ein positiveres Potential als die Klemme A, so ist das Auftreten von "Latch-Up" immer dann unvermeidlich, wenn die Klemme B ein Potential aufweist, welches größer ist als die Summe des Potentials an Klemme A und der Durchlaßspannung des pn-Übergangs vom p-Kanal-Feldeffekttransistor T1 (ca. 0,7 Volt). Durch den zusätzlichen Einbau des Bypaßtransistors BT wird dieser leitend, wenn die Spannung an der Klemme B größer wird als die Summe aus der Durchlaßspannung des Bypaßtransistors und der Spannung an der Klemme A. In diesem Falle ist die Klemme A niederohmig mit der Klemme B verbunden. Das Auslösen von "Latch-Up" durch eine Aktivierung eines vertikalen parasitären Bipolar-Transistors wird somit erschwert.
    [0024] Eine Realisierung des in Figur 3 angegebenen Ersatzschaltbildes zeigt Figur 4. Hierbei ist die n-leitende wannenförmige Halbleiterzone N . die innerhalb der p+-dotierten Halbleiterzone Psub eingebettet ist, nicht wie in der Figur 2 mit einem festen Potential, sondern mit einem variablen Potential über das n+-dotierte Halbleitergebiet N4 mit der Klemme A verbunden.
    [0025] Die leitende wannenförmige Halbleiterzone Nw erstreckt sich ebenso wie in Figur 2 bis zur Grenzfläche PG und beinhaltet den p-Kanal-Feldeffekttransistor T1 sowie den parallel geschalteten p-Kanal-Bypaßtransistors BT. Der p-Kanal-Feldeffekttransistor T1 ist aus den beiden p+-dotierten Halbleitergebieten P1 und P2 sowie aus dem Gategebiet G1 aufgebaut, wobεi das p+-dotierte Halbleitergebiet P1, welches einen ersten Anschluß dεs p-Kanal- Feldeffekttransistors T1 darstellt, mit der Klemme A verbunden ist, und das p+-dotierte Halbleitergebiet P2, welches den zweiten Anschluß des p-Kanal-Feldeffekttransistors T1 darstellt, ist mit dem Gategebiet G1 an der Klemme B angeschlossen. Der parallel geschaltete Bypaßtransistor ist mit Hilfe des p+- dotierten Halbleitergebiets P2 und P3 sowie mit dem Gategebiet GB realisiert, wobei das p+-dotierte Halbleitergebiet P3 den ersten Anschluß des Bypaßtransistors darstellt und mit dem Gategebiet GB und der Klemme A verbunden ist, und daß p+- dotierte Halbleitergebiet P2 den zweiten Anschluß des Bypaßtransistors darstellt. Das p+-dotierte Halbleitergebiet P2 erfüllt somit eine Doppelfunktion. Zum einen stellt es den zweiten Anschluß des p-Kanal-Feldeffekttransistors T1 dar und zum anderen bildet es den zweiten Anschluß des p-Kanal-Bypaßtransistors BT. Hierdurch ist eine besonders einfache Realisierung des Bypaßtransistors, wie bereits bei der Beschreibung der Fig. 2 erwähnt, gewährleistet, indem für den Bypaßtransistor lediglich eine zusätzliche p+-Diffusion für das p+-dotierte Halbleitergebiet P3 und ein zusätzliches Gategebiet GB aufgebaut werden muß.
    [0026] Eine Realisierung durch ein Layout einer als Diode oder Last- element beschalteten p-Kanal-MOS-Transistors T1 mit einem Bypaßtransistor BT nach der in Fig. 3 und 4 angegebenen Schaltung ist in Fig. 5 als Ansicht von oben dargestellt. Zur Vermeidung von parasitären Zuleitungskapazitäten sind die Gategebiete G1 und GB sowie die p+-dotierten Halbleitergebiete P2 und P3 U-förmig um das p+-dotierte Halbleitergebiet P1 angeordnet. Die in Fig. 3 und Fig. 4 gewählten Bezugszeichen sind ebenfalls in Fig. 5 verwendet, um zu verdeutlichen, wo die Einzelheiten des p-Kanal-MOS-Transistors T1 und des p-Kanal-Bypaßtransistors BT nach Fig. 3 und Fig. 4 im Layout der Fig. 5 angeordnet sind. Aus der Draufsicht nach Fig. 5 erkennt man das p+-dotierte Halbleitergebiet P1, das Gategebiet G1 und das p+-dotierte Halbleitergebiet P2, welche den p-Kanal-MOS-Transistor T1 bilden, wobei das p+-dotierte Halbleitergebiet P2 ebenfalls gemeiπsam mit dem Gategebiet GB und dem p+-dotierten Halbleitergebiet P3 den p-Kanal-Bypaßtransistor BT darstellen. Nach Fig. 5 ist das p+-dotierte Halbleitergebiet P1, der als erster Anschluß des p-Kanal-Feldeffekttransistors T1 Verwendung findet, streifenförmig aufgebaut und mit der Klemme A verbunden. Das zum p-Kanal-Feldeffekttransistor T1 gehörende Gategebiet G1 sowie der zweite Anschluß des Feldeffekttransistors Tl, der durch das p+-dotierte Halbleitergebiet P2 verdeutlicht ist, sind jeweils U-förmig um das p+-dotierte Halbleitergebiet P1 angeordnet. Hierbei ist der zweite Anschluß des p-Kanal-Feldeffekttransistors T1 mit der Klemme B und über eine elektrische Verbindung B2 mit dem Gategebiet G1 verbunden. Die U-förmige Anordnung des Gategebiets Gl und des p+-dotierten Halbleitergebiets P2 ist so ausgestaltet, daß zunächst das Gategebiet G1 um das p+-dotierte Halbleitergebiet P1 angeordnet ist, und um das Gategebiet Gl das p+-dotierte Halbleitergebiet P2 liegt, wobei das Gategebiet G1 über einer durch die p+-dotierten Halbleitergebiete P1, P2 und P3 fiktiv aufgespannten Ebene angeordnet und zu dem p+-dotierten Halbleitergebiet P1 und P2 durch eine dünne Isolationsschicht getrennt ist. Um das p+-dotierte Halbleitergebiet P2, welches als zweiter Anschluß für den p-Kanal-Feldeffekttransistors Tl und für den p-Kanal-Bypaßtransistor BT genutzt wird, ist das Gategebiet GB und um dieses das p+-dotierte Halbleitergebiet P3 aufgebaut. Als Gatematerial für beide Gategebiete G1 und GB kann beispielsweise Polysilizium verwendet werden. Das p+-dotierte Halbleitergebiet P3, welches auch den ersten Anschluß des p-Kanal-Bypaßtransistors BT darstellt, ist über eine weitere elektrische Verbin- dung B3 mit dem Gategebiet GB des p-Kanal-Bypaßtransistors BT verbunden. Wiederum ist das Gategebiet GB über einer durch die p+-dotierten Halbleitergebiete P1, P2 und P3 fiktiv aufgespannten Ebene angeordnet und zu den p+-dotierten Halbleitergebieten P2 und P3 durch eine dünne Isolationsschicht getrennt. Die Darstellung nach Fig. 5 zeigt weiterhin, daß das n+-dotierte Halbleitergebiet N4 streifenförmig um das p+-dotierte Halbleitergebiet P3 in einem frei wählbaren Abstand L angeordnet und über eine elektrische Verbindung Bl mit der Klemme A verbunden ist. Nach Fig. 4 stellt das n+-dotierte Halbleitergebiet N4 einen elektrischen Kontakt zur n-dotierten wannenförmigen Halbleiterzone N dar, die nach Fig. 5 gestrichelt außerhalb der n+- dotierten Halbleiterzone N4 angedeutet ist.
    [0027] Neben den oben behandelten Ausführungsformen umfaßt die Erfindung auch solche, bei denen n-leitendes Substrat mit p- leitenden wannenförmigen Halbleiterzonen versehen sind. Dabei werden die Leitungstypen sämtlicher Halbleiterteile und die Polarisation sämtlicher Spannungen durch die jeweils entgegengesetzten ersetzt.
    [0028] 7 Patentansprüche 5 Figuren
    权利要求:
    ClaimsPatentansprüche
    1. Integrierte Schaltung mit "Latch-up"-Schutzschaltung in komplementärer MOS-Schaltungstechnik mit einem dotierten Halbleitersubstrat (Psub) eines ersten Leitungstyps und mit in dem dotierten Halbleitersubstrat (Psub) eingefügten wannenförmigen Halbleiterzone (Nw) eines zweiten Leitungstyps, d a d u r c h g e k e t n z e i c h n e t , daß die "Latch-Up"-Schutzschaltung einen Bypaßtransistor (BT) enthält, daß ein Gateanschluß und ein erster Anschluß des Bypaßtransistors mit einer Klemme (KL) verbunden ist und ein zweiter Anschluß des Bypaßtransistors mit einem Ausgang der "Latch-up"-Schutzschaltung (OUT) verbunden ist.
    2. Integrierte Schaltung mit "Latch-up"-Schutzschaltung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß der Bypaßtransistor (BT) ein p-Kanal-Feldeffekttransistor ist, daß das dotierte Halbleitersubstrat eines ersten Leitungstyps p-dotiert ist, daß die wannenförmige Halbleiterzone eines zweiten Leitungstyps n-dotiert ist und daß die Klemme (KL) und die wannenförmige Halbleiterzone eines zweiten Leitungstyps
    (Nw) mit der Versorgungsspannung (VDD) beschaltet ist.
    3. Integrierte Schaltung mit "Latch-up"-Schutzschaltung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß der Bypaßtransistor ein n-Kanal-Feldeffekttransistor ist, daß das dotierte Halbleitersubstrat eines ersten Leitungstyps n-dotiert ist, daß die wannenförmige Halbleiterzone eines zweiten Leitungstyps p-dotiert ist und daß die Klemme (KL) und die wannenförmige Halbleiterzone eines zweiten Leitungstyps mit der Masse (VSS) verschaltet ist.
    4. Integrierte Schaltung mit "Latch-up"-Schutzschaltung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß der Bypaßtransistor (BT) ein p-Kanal-Feldeffekttransistor ist, daß das dotierte Halbleitersubstrat eines ersten Leitungstyps p-dotiert ist, die wannenförmige Halbleiterzone eiπes zweiten Leitungstyps n-dotiert ist und daß die Klemme (KL) und die wannenförmige Halbleiterzone eiπes zweiten Leitungstyps mit einer variablen Spannung beschaltet ist.
    5. Integrierte Schaltung mit "Latch-up"-Schutzschaltung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß der Bypaßtransistor ein n-Kanal-Feldeffekttransistor ist, daß das dotierte Halbleitersubstrat eines ersten Leitungstyps n-dotiert ist, daß die wannenförmige Halbleiterzone eines zweiten Leitungstyps p-dotiert ist und daß die Klemme und die wannen- förmige Halbleiterzone eines zweiten Leitungstyps mit einer variablen Spannung beschaltet ist.
    6. Integrierte Schaltung mit "Latch-up"-Schutzschaltung nach einem der Ansprüche 1 bis 5, d a d u r c h g e k e n n z e i c h n e t , daß der zweite Anschluß (P2) des Bypaßtransistors (BT) durch ein Halbleitergebiet, der einen Anschluß eines Feldeffekttransistors der integrierten Schaltung darstellt, realisiert ist.
    7. Integrierte Schaltung mit "Latch-up"-Schutzschaltung nach eiπem der Ansprüche 1 bis 6, d a d u r c h g e k e n n z e i c h n e t , daß der erste Anschluß des Bypaßtransistors durch eine streifenförmige Halbleiterzone (P1) eines ersten Leitungstyps und der zweitr Anschluß durch eine die streifenförmige Halbleiterzone (P1) umgebende Halbleiterzone (P2) eines ersten Leitungstyps realisiert ist, daß zwischen der streifenförmigen Halbleiterzone eines ersten Leitungstyps (P1) und der Halbleiterzone eines ersten Leitungstyps (P2) ein Abstand, der der Breite eines Gates eines Feldeffekttransistors entspricht, vorhanden ist, und daß der Gateanschluß (GB) durch ein Gatematerial, das isoliert oberhalb dεs ersten und zweiten Anschlußes des Bypaßtransistors angeordnet ist, aufgebaut ist.
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    优先权:
    申请号 | 申请日 | 专利标题
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    DEP3743930.8||1987-12-23||EP88908940A| EP0396553B1|1987-12-23|1988-10-24|Integrierte schaltung mit ''latch-up''-schutzschaltung in komplementärer mos-schaltungstechnik|
    DE3889921A| DE3889921D1|1987-12-23|1988-10-24|Integrierte schaltung mit ''latch-up''-schutzschaltung in komplementärer mos-schaltungstechnik.|
    KR1019890701576A| KR0133204B1|1888-10-24|1989-08-22|상보형 mos 회로기술을 이용한 래치업 방지회로를 가진 집적회로|
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